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TEST-JET測(cè)試優(yōu)缺點(diǎn)
日期：2025-09-28 05:16
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摘要：
一，T/J測(cè)試優(yōu)點(diǎn)
1. 準(zhǔn)確度高：IC PIN有OPEN時(shí)，測(cè)量值降為20fF以下。
2. 穩(wěn)定度（STABILITY）高：同PCB同STEP測(cè)試誤差10%以內(nèi)。
3. 速度快：3ms/per lead。
4. 軟體準(zhǔn)備容易：有CAD讀取資料，電腦自動(dòng)學(xué)習(xí)（LEARNING）
5. 測(cè)試面廣：除有Frame之IC外，還可測(cè)試連接器，插座和膽電容極性。
6. 硬體組裝簡(jiǎn)單、便宜：每顆IC多接一只Probe。
7. 治具彈性高：機(jī)重更換、停產(chǎn)時(shí)Probe可更換于不同治具上。
二，T/J測(cè)試缺點(diǎn)...
一，T/J測(cè)試優(yōu)點(diǎn)
1. 準(zhǔn)確度高：IC PIN有OPEN時(shí)，測(cè)量值降為20fF以下。
2. 穩(wěn)定度（STABILITY）高：同PCB同STEP測(cè)試誤差10%以內(nèi)。
3. 速度快：3ms/per lead。
4. 軟體準(zhǔn)備容易：有CAD讀取資料，電腦自動(dòng)學(xué)習(xí)（LEARNING）
5. 測(cè)試面廣：除有Frame之IC外，還可測(cè)試連接器，插座和膽電容極性。
6. 硬體組裝簡(jiǎn)單、便宜：每顆IC多接一只Probe。
7. 治具彈性高：機(jī)重更換、停產(chǎn)時(shí)Probe可更換于不同治具上。
二，T/J測(cè)試缺點(diǎn)
1. 待測(cè)IC尺寸>SO14.
2. Vcc&Ground Pin無法測(cè)試。
3. Tire Pin超過四pin并聯(lián)時(shí)，無法測(cè)出Open Fail。
4. 若IC Pin與電容直接或經(jīng)過500歐姆電阻與電容相接，無法測(cè)試。
5. 若IC pin與Pad存在Open，但其間阻抗小于100K歐姆，無法測(cè)出。
6. 對(duì)于無Frame結(jié)構(gòu)之IC（BGA中心，Flip Chip，CSP等），此方法不適用。